Micron i kadenca ažuriraju ddr5 status, 36% više performansi u odnosu na ddr4

Početkom godine Cadence i Micron održali su prvu javnu demonstraciju DDR5 memorije sljedeće generacije. Na TSMC događaju početkom ovog mjeseca, dvije su tvrtke dostavile neka ažuriranja o razvoju nove memorijske tehnologije.

Micron i Cadence razgovaraju o svom napretku u DDR5 memoriji

Glavna značajka DDR5 SDRAM je kapacitet čipova, a ne samo veće performanse i manja potrošnja energije. Očekuje se da DDR5 poveća I / O stopu s 4266 na 6400 MT / s, s padom napona napona od 1, 1 V i dopuštenim rasponom podrhtavanja od 3%. Također se očekuje korištenje dva neovisna 32/40 bitna kanala po modulu (bez / ili s ECC-om). Uz to, DDR5 će imati poboljšanu učinkovitost komandne sabirnice, bolje sheme nadogradnje i veći skup banaka za dodatne performanse. Cadence nastavlja reći da će poboljšana funkcionalnost DDR5 omogućiti 36% veću propusnost u stvarnom svijetu u usporedbi s DDR4 čak i pri 3200 MT / s, a nakon 4800 MT / s, stvarna širina pojasa bit će 87% veća. u usporedbi s DDR4-3200. Još jedna od najvažnijih karakteristika DDR5 bit će gustoća monolitnih čipova izvan 16 Gb.

Preporučujemo čitanje našeg posta na Intel Core 9000 seriji podržava do 128 GB RAM-a

Vodeći proizvođači DRAM-a već imaju monolitne DDR4 čipove kapaciteta 16 Gb, ali ti uređaji ne mogu isporučiti ekstremne satove zbog fizičkih zakona. Stoga tvrtke poput Microna imaju puno posla u pokušaju objedinjavanja visokih gustoća i performansi DRAM-a u DDR5 eri. Micron se posebno bavi promjenjivim vremenom zadržavanja i drugim pojavama na atomskoj razini, nakon što proizvodne tehnologije korištene za DRAM dosegnu 10-12 nm. Jednostavno rečeno, dok DDR5 standard zadovoljava gustoće i performanse vjenčanja, proizvođači DRAM-a još uvijek trebaju učiniti puno magije.

Micron očekuje da će započeti proizvodnju 16Gb čipova koristeći svoj 'sub-18nm' proizvodni proces do kraja 2019. godine, iako to ne znači nužno da će stvarne aplikacije koje imaju ovu memoriju biti dostupne do kraja sljedeće godine. Kadenca je već implementirala DDR5 IP (Controller + PHY) koristeći TSMC-ove N7 (7nm DUV) i N7 + (7nm DUV + EUV) procesne tehnologije.

S obzirom na ključne prednosti DDR5-a, nije iznenađujuće da Cadence predviđa da će serveri biti prve aplikacije koje će koristiti novu vrstu DRAM-a. Cadence vjeruje da će je SoC-ovi kupci koji koriste proces N7 + podržati, što u suštini znači da bi čipovi trebali stići na tržište 2020. godine.

Techpowerup font